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Preliminary Technical Data
AD1935/AD1936/AD1937/AD1938/AD1939
Parameter
Rev. Pr
I
| Page 5 of 30
Comments
To CCLK Rising
From CCLK Rising
To CCLK Rising
From CCLK Falling
From CCLK Falling
From CCLK Falling
From CCLK Falling
From CCLK Falling
Min
TBD
TBD
TBD
TBD
TBD
TBD
Max
20
TBD
TBD
TBD
400
Unit
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
kHz
f
CCLK
t
CDS
t
CDH
t
CLS
t
CLH
t
CLH
t
COE
t
COD
t
COH
t
COTS
f
SCL
CCLK Frequency
CDATA Setup
CDATA Hold
CLATCH Setup
CLATCH Hold
CLATCH High
COUT Enable
COUT Delay
COUT Hold
COUT Three-State
SCL Clock
Frequency
SCL High
SCL Low
Setup Time
t
SCLH
t
SCLL
t
SCS
Relevant for Repeated Start
Condition
After this period the 1st clock is
generated
To DBCLK Rising
From DBCLK Rising
From DBCLK Falling
To DBCLK Rising
From DBCLK Rising
To ABCLK Rising
From ABCLK Rising
From ABCLK Falling
From ABCLK Falling
To AUXBCLK Rising
From AUXBCLK Rising
From AUXBCLK Falling
0.6
1.3
0.6
μS
μS
μS
t
SCH
Hold Time
0.6
μS
t
DS
t
SCR
t
SCF
t
SDR
t
SDF
t
SCS
t
DBH
t
DBL
f
DB
t
DLS
t
DLH
t
DLS
t
DDS
t
DDH
t
ABH
t
ABL
f
DB
t
ALS
t
ALH
t
ALS
t
ABDD
t
AXDS
t
AXDH
t
DXDD
t
XBH
t
XBL
f
XB
Data Setup Time
SCL Rise Time
SCL Fall Time
SDA Rise Time
SDA Fall Time
Setup Time
DBCLK High
DBCLK Low
DBCLK Frequency
DLRCLK Setup
DLRCLK Hold
DLRCLK Skew
DSDATA Setup
DSDATA Hold
ABCLK High
ABCLK Low
ABCLK Frequency
ALRCLK Setup
ALRCLK Hold
ALRCLK Skew
ASDATA Delay
AAUXDATA Setup
AAUXDATA Hold
DAUXDATA Delay
AUXBCLK High
AUXBCLK Low
AUXBCLK
Frequency
AUXLRCLK Setup
AUXLRCLK Hold
100
0.6
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
300
300
300
300
TBD
TBD
TBD
TBD
ns
ns
ns
ns
ns
μS
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Start Condition
I
2
C PORT
Stop Condition
Slave Mode
Master Mode
DAC SERIAL PORT
Slave Mode
Master Mode
ADC SERIAL PORT
t
DLS
t
DLH
To AUXBCLK Rising
From AUXBCLK Rising
TBD
TBD
ns
ns
AUXILIARY INTERFACE
Table 8
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